`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: uart_tx
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module uart_tx#(
    parameter   UART_DATAWIDTH  =   8,
    parameter   UART_CHECK      =   0,
    parameter   UART_STOP_WIDTH =   1
)(
input                               i_clk           ,
input  [UART_DATAWIDTH - 1 : 0]     i_user_tx_data  ,
input                               i_user_tx_valid ,
output                              o_uart_tx       ,
output                              o_user_tx_ready 
    );
endmodule
